瑞萨电子2010年10月19日宣布，该公司面向微控制器产品开发出了尺寸可削减至裸片大小的封装技术“FO-WLP(Fan-Out Wafer-Level Package)”.采用FO-WLP的微控制器预定2011年底开始样品供货。据瑞萨介绍，利用该技术，可将裸片尺寸为1.6mm×1.6mm的 8bit微控制器的封装体积由原来的3mm×3mm×0.7mm削减80%至2mm×2mm×0.3mm.

　　FO-WLP的特点是将利用晶圆工艺形成的布线层作为封装底板使用。首先在起支持体作用的挡片(Dummy Wafer)上形成布线层和凸点，然后在上面连接微控制器芯片。之后，利用树脂封装整个挡片后，去除晶圆，切割成单片。其中采用了瑞萨电子的芯片积层封装技术“SMAFTI(SMArt chip connection with FeedThrough Interposer)”中的核心技术(参阅本站报道)。

　　由于去掉了普通的封装底板使用的内核层，所以可缩小封装尺寸。另外，封装底板采用晶圆工艺形成，因此可提高密度，还能缩小封装面积。作为封装底板的布线层是采用聚酰亚胺和铜形成的双层金属布线，最小线宽和线间距分别为15μm和10μm,层间过孔尺寸为20μm.

　　实现这一尺寸的关键技术大致有三项。(1)在挡片的布线层上形成铜柱凸点的技术;(2)把在板上实施了无电解镀膜处理的微控制器芯片高速连接到晶圆上的C2W(Chip-to-Wafer)接合技术;(3)利用树脂封装整个晶圆时，可将芯片和封装底板间约10μm的缝隙也一同封装的晶圆铸模底部填充(Wafer Mold Underfill)技术。

　　在将此次的封装安装在印刷底板上的状态下对芯片和封装底板间以及封装底板和印刷底板间的连接可靠性进行评测的结果为，确认了在-40℃/+125℃的温度循环试验中比较普遍的1000次循环以上的可靠性。上述成果是在2010年9月于德国柏林市举行的封装技术国际学会“Electronics System Integration Technology Conferences(ESTC 2010)”上公布的。

　　此外，通过采用此次的封装底板技术，还可实现将微控制器芯片和模拟/RF芯片等多个芯片横向并列互连的“SiWLP(System in Wafer-Level Package)”.